La NASA a choisi SiFive, une start-up américaine spécialisée dans la conception de processeurs RISC-V, pour fournir le « cœur de processeur » du prochain processeur HPSC (High-Performance Spaceflight Computing) de l’agence spatiale. L’agence a annoncé en juin dernier que son projet HPSC visait à développer une nouvelle technologie de calcul pour les vols spatiaux, dont la capacité de calcul sera « au moins 100 fois » supérieure à celle des ordinateurs actuels, développés il y a près de 30 ans.
Ces nouvelles unités centrales devront non seulement être résistantes aux radiations, mais aussi fonctionner avec un minimum d’énergie et s’éteindre lorsqu’elles ne sont pas nécessaires, tout en étant capables de faire atterrir des vaisseaux spatiaux sur Mars et d’assister les astronautes dans l’espace. Les ingénieurs du Jet Propulsion Laboratory (JPL) de la NASA dirigent le développement du HPSC pour fournir des puces multicœurs et son logiciel d’exploitation. Le HPSC doit traiter les données 100 fois plus vite que les ordinateurs « qualifiés pour l’espace » existants en raison des contraintes d’énergie.
C’est pourquoi l’agence spatiale s’est finalement tournée vers le concepteur de puces RISC-V SiFive pour l’aider à remplacer ses ordinateurs de vol spatial vieillissants. Selon SiFive, le HPSC de la NASA utilisera un cœur vectoriel RISC-V X280 « Intelligence » de SiFive à huit cœurs, ainsi que quatre autres cœurs RISC-V de SiFive.
Le concepteur de la puce affirme que le X280 a démontré une augmentation de vitesse de 100 fois supérieure à celle requise pour le HSPC de la NASA, et qu’il convient aux applications nécessitant un débit élevé, des performances à un seul fil et des contraintes de consommation. « Notre IP RISC-V SiFive permet à la NASA de bénéficier du support, de la flexibilité et de la viabilité à long terme de l’écosystème RISC-V mondial en pleine expansion », fait valoir Jack Kang, responsable du développement commercial chez SiFive.
Une victoire pour le standard RISC-V
Le choix de SiFive par la NASA est une victoire modeste mais importante pour le standard RISC-V (prononcé « risk-five »). Ce dernier a été inventé par les professeurs David Patterson et Krste Asanović, de l’Université de Californie, à Berkeley, il y a 12 ans. Les développeurs sont libres de modifier l’architecture du jeu d’instructions (ISA) d’une puce RISC-V, qui définit le fonctionnement du matériel de la puce. Cela la différencie des ISA fermées du x86 d’Intel, qui domine les PC et les serveurs, et des instructions Arm dont la licence est accordée par Arm Ltd à la plupart des fabricants de smartphones, et qui se sont avérées populaires pour les puces M1 d’Apple, par exemple.
Intel voit également des opportunités dans les puces RISC-V après le lancement l’année dernière d’Intel Foundry Services (IFS) et son retour à la fabrication de puces pour les autres. En février, Intel a rejoint RISC-V en tant que membre principal et, avec IFS, a annoncé un fonds d’un milliard de dollars pour renforcer les outils pour les ISA x86, Arm et RISC-V. Intel met également à disposition de l’IFS les cœurs RISC-V haute performance de la start-up Ventana Microcro.
En août, le JPL de la NASA a annoncé qu’il avait choisi le développeur américain de systèmes de contrôle embarqués industriels Microchip Technology pour développer son processeur HPSC. Microchip Technology a été chargé de l’architecture, de la conception et de la livraison du processeur HPSC sur trois ans dans le cadre d’un contrat de 50 millions de dollars. L’annonce de la NASA ne mentionne pas le RISC-V, mais Microchip a annoncé en juin le premier réseau de portes programmables en champ (FPGA) SoC basé sur le RISC-V de l’industrie.
Selon Microchip, sa conception permettra à la NASA de bénéficier d’un « réseau Ethernet complet, d’un traitement avancé de l’intelligence artificielle et de l’apprentissage automatique et d’un support de connectivité ».
Source : ZDNet.com